幫自動繞線工具鋪好
第一哩路與最後一哩路

由於目前使用先進製程的晶片繞線苦於IO接腳密度過高，設計規則日益複雜，繞線失敗率提升，使得晶片品質與設計週期的挑戰嚴重困擾晶片設計公司。

博梭智能致力於打造AI結合EDA演算法的互補型產品，完善使用先進製程晶片設計的流程，提高晶片品質與縮短設計週期，讓晶片設計流程更加順暢。

• Theseus（AI 原生晶片繞線器，預計2027推出）： Theseus 是第一個 AI 原生的晶片繞線模型，重新構想整個繞線流程——從全域繞線（global routing）、軌道繞線（track routing）一直到細部繞線（detailed routing）。它能提供更高品質的繞線結果，包括更強的設計規則違規（DRV）消除能力、更短的線長、更少的導通孔（via），以及更佳的時序與功耗表現，從而以更少的繞線與最佳化迭代次數，加速設計收斂。
  • 首個用於晶片繞線的學習式智慧代理（learning-based agent）—— 不同於依賴人工設計啟發式規則、且可能陷入局部最佳解的傳統演算法式繞線器，Theseus 能夠學習繞線策略，考量每一個繞線決策對整體設計所造成的更廣泛影響，並在多項設計目標之間搜尋更佳的整體解決方案。
  • 無縫整合至既有的 AI 輔助晶片設計流程—— 雖然 Theseus 是 AI 原生架構，但同時也被設計成可以自然整合至現代 AI 驅動的 EDA 平台。正式產品版本將提供一組精簡且可由使用者控制的最佳化目標參數，使繞線策略可依需求偏向時序最佳化、DRV 降低，或在兩者之間取得平衡。透過將這些參數作為繞線模型的條件輸入（conditioning），使用者——或由 LLM 輔助的 AI 平台——可以動態調整最佳化目標，而不需要更換或修改底層模型。這種「AI 原生繞線」與「可控式最佳化」的結合，使 Theseus 在運用學習式繞線智慧的同時，仍能保有傳統繞線工具透過可調參數所提供的彈性。由於繞線會直接影響時序、功耗、可繞性（routability）、線長、via 數量以及整體 PPA，因此更優的繞線結果可以直接轉化為更高的晶片效能、更快的設計收斂，以及更高的晶片價值。

• Oumuamua（預計2027年推出）：在繞線軟體執行繞線之前，先派出偵查agent搜尋繞線環境，清除不必要線段，完成局部而簡單的繞線，為後續負責晶片繞線的軟體清除環境障礙，大幅提高繞線成功率，也能得到較好的繞線結果：目前測試結果顯示可以減少總線長16%，via數目13%，power 3%，設計規則錯誤（DRVs）90%（以目前可公開取得CFET製程為測試標的）。

• Lyra（2026年推出）：在繞線軟體執行繞線之後，進一步優化繞線軟體所產生的結果。可以進一步減少5% ~ 10%的線長或via數目並成功完成繞線，也可清除或是大幅減少繞線軟體所留下的設計規則錯誤。